Типовые комбинационные микросхемы

Дешифраторы

Дешифратор – логический узел, осуществляющий коммутацию одного из N выходов по заданным n адресным входам. На рис 5-1 показан дешифратор 3х8 (3 адресных входа, 8 выходов). При подаче на входы а₀а₁а₂ какого-либо кода на выходе с номером определенным адресным кодом появляется 1, а на остальных выходах - 0. Дешифратор используется для выбора (коммутации) одного из блоков цифрового устройства.

Рис 5-1 Дешифратор

Если число выходов N < 2ⁿ, то дешифратор называется неполным.

При стробсигнале √ = 0 все выходы обнулены.

Двухъярусная схема

При большом числе выходов применяются двухъярусные схемы с использованием стробирующих входов. Если имеется k – разрядный дешифратор, то для n > k потребуется 2^n-k+1 дешифраторов.

Например, требуется построить дешифратор 4х16 используя дешифраторы 2х4. В этом случае n = 4, а k = 2, и потребуется 2^4-2+1 = 5 дешифраторов.

Рис.5-2 Двухярусный дешифратор

 

Мультиплексоры (логические коммутаторы, селекторы)

Логический узел осуществляющий коммутацию с N входов на 1 выход называется мультиплексор. Номер входа b_i определяется кодом, поданным на адресные входы а_i (рис.5-3б).

а б
Рис.5-3 Мультиплексоры

Мультиплексор можно построить с помощью дешифраторов (рис.5-3а).

Мультиплексор, как универсальный логический элемент

С помощью мультиплексора можно реализовать любую логическую функцию.

Например, построим с помощью мультиплексора схему Σ_mod2 {глава 1.1} для двух переменных. Для этого потребуется 2ⁿ = 4 – четырехвходовый мультиплексор.

а1	а0	D
0	0	0
0	1	1
1	0	1
1	1	0

Рис.5-4 Реализация сумматора по модулю 2 с помощью мультиплексора

Сумматоры

Сумматор – устройство, осуществляющее операцию сложения двоичных кодов {глава 4.1} по правилам:

0+0 = 0, 0+1 = 1, 1+0 = 1, 1+1 = 0 и 1 - перенос.

Для сложения младших разрядов кода применяется полусумматор.

Рис. 5-5 Полусумматор

Во всех последующих разрядах может появиться перенос из предыдущих разрядов, который должен быть учтен. Его работа описывается таблицей 6. Здесь C_n – предыдущий перенос, C_n+1 – последующий перенос.

Сn	Аn	Вn	Σ	Cn+1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Таблица 6 Алгоритм суммирования

Таблица 6 реализуется в виде более сложной комбинации логических элементов, которые образуют полный сумматор, содержащий 3 входа и 2 выхода.

 

Триггеры

Триггер – логическая схема с положительной обратной связью, имеющая 2 устойчивых состояния (бистабильная ячейка).

 

Асинхронный RS-триггер

1) RS-триггер на двух элементах "2и-не

Рис.6-1 RS-триггер с инверсными входами

Данное уравнение является особым логическим уравнением, которое выражает последующее состояние выхода y₁ в зависимости от входов х₁ и х₂ и предыдущего состояния выхода. Иначе его можно представить в виде:

Если S = R = 1, тогда Q_n+1 = 0+1Q_n = Q_n (хранение).

Если S = 0, R = 1, тогда Q_n+1 = 1+1Q_n = 1 (установка 1).

Если S = 1, R = 0, тогда Q_n+1 = 0+0Q_n = 0 (установка 0).

S	R	Qn+1
0	0	Запрещенное состояние
0	1	установка 1
1	0	установка 0
1	1	хранение

Таблица 7 Состояния триггера

Рис.6-2 Схемное обозначение триггера

Данный триггер называется с инверсными входами так как активным уровнем сигнала подаваемого на входы является 0.

На основе этого триггера строится схема, устраняющая дребезг контактов кнопочного переключателя при его замыкании (схема "антидребезг").

Рис.6-3 Схема "антидребезга"

При нажатии кнопки К схема из положения "0" переходит в положение "1". Во время дребезга контактов, контакт в начальное положение не возвращается, а оказывается в промежуточном положении, тогда на входы поступают "висячие" единицы и триггер находится в состоянии хранения. Дребезг устраняется.

2) RS-триггер на элементах "2или-не". Это триггер с прямыми входами.

Рис.6-4 RS-триггер с прямыми входами

Его таблица состояний:

S	R	Qn+1
0	0	хранение
0	1	установка 0
1	0	установка 1
1	1	запрещенное состояние

3) RS-триггеры со входной логикой:

Рис.6-5 Триггер с входной логикой

Для того, чтобы такой триггер сработал необходимо, чтобы R и S сигналы обеспечивались соответствующей конъюнкцией R_i и S_i сигналов.