Тема № 1. Устройство умножения двоичных чисел

Описание принципа работы заданной структурной электрической схемы устройства умножения двоичных чисел

 

Структурная электрическая схема устройства умножения четырехразрядных двоичных чисел представлена на рисунке 1.1.

 

         Рисунок 1.1 – Устройство умножения двоичных чисел.

Схема электрическая структурная

 

Рассмотрим назначение узлов, входящих в структурную схему устройства.

Умножитель Y3 предназначен для умножения четырехразрядных двоичных чисел A и B, представленных разрядами a₀, a₁, a₂, a₃ и b₀, b₁, b₂, b₃. На выходе умножителя формируется восьмиразрядное произведение Q, представленное разрядами q₀, q₁,...,q₇.

Регистр Y1 предназначен для параллельного ввода четырехразрядного множимого A в двоичной системе счисления (СС). Значение множимого A может меняться в пределах от 0 до 15 в десятичной СС.

Счетчик Y2 предназначен для параллельного ввода четырехразрядного множителя B в двоичной СС. Значение множителя B также может меняться от 0 до 15 в десятичной СС.

Регистр Y4 предназначен для параллельного вывода результата умножения, который представляет собой восьмиразрядное кодовое слово.

Загрузка сомножителей и запись результата умножения синхронизируется тактовыми импульсами . Причем ввод сомножителей осуществляется по отрицательным фронтам тактовых импульсов, а вывод результата умножения – по положительным.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 1.2.

 

 

Рисунок 1.2 – Временная диаграмма, поясняющая процесс функционирования устройства умножения

 

В момент времени t₁  по отрицательному фронту тактового импульса (рисунок 1.2) начинается ввод сомножителей в регистр Y1 и счетчик Y2 (рисунок 1.1). К моменту времени t₂ ввод заканчивается, и начинается процесс умножения в умножителе Y3. Этот процесс в худшем случае завершается к моменту времени t₃. Затем по положительному фронту тактового импульса результат умножения записывается в регистр Y4 и т. д.

При подаче низкого уровня напряжения на вход  (рисунок 1.1) устройство сбрасывается в исходное нулевое состояние.

Рассмотрим процесс умножения двоичных чисел на примере умножения заданных чисел[1]⁾, например:  и . Умножение выполним, начиная с младшего разряда множителя:

 

 

1   0   1 1

1   1   0 1

a3 a2 a1 a0

×

b3 b2 b1    b0

1   0   0  0   1   1   1   1

1   1   0 1

1   1   0 1

0   0   0  0

+

1   1   0  1

+

+

q7 q6 q5 q4 q3 q2 q1     q0

– множимое

– множитель

– частичные произведения

– полное произведение

 

 

Таким образом, при умножении двоичных чисел формируются частичные произведения, сдвигаются и суммируются.

Сравним результаты умножения чисел A и B в двоичной и десятичной СС. Для этого преобразуем результат умножения в десятичную систему счисления:

 

Результаты совпадают и равны .

 

Задание на проектирование к теме № 1

 

Описать принцип построения и разработать логическую схему матричного умножителя четырехразрядных
двоичных чисел. Разработать логическую схему
суммирующего четырехразрядного счетчика на  
JK-триггерах с коэффициентом пересчета К_пер, заданным в таблице 1.1. Разработать в основном базисе логическую схему двухразрядного двоичного сумматора с параллельным переносом. Разработать принципиальную электрическую схему устройства умножения по заданной структурной схеме (рисунок 1.1) на микросхемах схемотехники КМОП, серии которых указаны в таблице 1.1.

 

Таблица 1.1 – Исходные данные для проектирования устройства умножения двоичных чисел

 

Номер варианта	Значение числа A (P=10)	Значение числа B (P=10)	Серии микросхем
1.1	14	9	1594, 5564	9
1.2	13	10	1554, 1564	11
1.3	11	9	1594, 5564	12
1.4	13	11	1554, 1564	13
1.5	11	12	1594, 5564	14
1.6	14	13	1554, 1564	15
1.7	10	11	1594, 5564	9

 

Описать работу принципиальной электрической схемы устройства в течение одного периода сигнала синхронизации U_c при умножении заданных в таблице 1.1 чисел A и B.
Пример оформления задания к теме
№ 1 приведен в приложении Б.